三维堆叠集成 ▽ 垂直集成、互连度量、预算约束 从"缩小晶体管"到"叠高芯片"：当性能增长的决定性变量从晶体管密度转向每比特数据搬运成本，集成度增长的主轴就从平面缩放迁移到垂直堆叠。本文给出三维堆叠的定义边界、三条互连工艺路线的量化对比、收益四轴度量、热与良率的硬约束模型，以及它与 AI 算力底座之间可直接使用的判据链。

过去半个世纪，集成度增长主要靠平面缩放：光刻特征尺寸缩小、晶体管密度上升、单位功能成本下降。这条路在三个方向上同时遇到阻力。第一，器件物理：尺寸逼近短沟道极限后，阈值控制与漏电需要以 FinFET / GAA 等立体结构补偿，单位面积收益递减。第二，经济性：先进节点的晶圆成本与掩模成本非线性上升，每晶体管成本曲线在特定节点后不再下降。第三，也是最具决定性的，互连：晶体管变快而连线并未同步变快，片上金属互连的 RC 延迟与线长成正比，长距离走线的延迟与能耗在总预算中的占比持续上升。

三者叠加，产生一个结构性结论：计算能力的瓶颈逐步从"算得不够快"转移到"数据搬得太贵"。学术界常以"内存墙"（Memory Wall）描述这一现象——算力单元与存储单元之间的带宽与延迟差距逐年拉大。当每比特搬运的能耗成为系统级第一成本项时，缩短数据移动的物理距离就是最直接的收益来源。三维堆叠的全部工程价值，正建立在这条因果链上。

由此，集成度的增长主轴发生迁移：从把器件做小（More Moore）转向把芯片叠高、把异构模块拼在一起（More than Moore / 先进封装）。需要强调的是，这不是取代关系——先进逻辑仍依赖先进节点，三维堆叠解决的是节点无法解决的互连与异构问题。

公开讨论中，"3D"一词至少被用在三个互不相同的技术层级上。混淆它们会导致选型误判：把器件内部的三维结构当作封装层级的堆叠，或把横向并置的中介层方案当作垂直集成。以下给出本文采用的严格定义。

三维堆叠的收益不应被表述为单一指标提升。它同时改变四个互相牵连的量，且四者的权重随负载类型变化：推理类负载偏带宽与能耗，交互类负载偏延迟，端侧设备偏面积与功耗预算。工程上应先确定主导轴，再评估堆叠方案是否在该轴上产生真实增益。

轴一，延迟。垂直互连的物理长度由芯片厚度与键合界面厚度决定，处于数十微米量级，而平面长线往往是毫米量级。在 RC 主导的区间内，延迟近似随长度线性下降，因此垂直互连把"跨模块访问"从长线延迟压到接近片上短线的水平。轴二，能耗。动态能耗 E ∝ C·V²，互连电容随长度线性下降，长线驱动的能耗占比因此显著收缩——这是三维堆叠在功耗受限场景（端侧、数据中心能效）中最被低估的收益。轴三，带宽密度。平面方案的可用 I/O 数量受封装边缘周长约束；垂直方案把互连面扩展到整个芯片面，带宽密度可提升一个到两个数量级，这正是高带宽存储（HBM）路线成立的根基。轴四，面积效率与异构性。同 footprint 下把不同工艺、不同功能的裸芯分别以最优工艺制造再叠合，避免了"把模拟、存储、逻辑强行做进同一先进节点"的成本浪费。

三维堆叠的工程风险集中在"垂直方向没有退路"这一点上：平面布局可以挪开散热、可以绕线、可以单点替换；垂直堆叠一旦成型，中间层既不可见也不可单独测试。以下五条约束按失效严重度排列。

生成式三维内容、高斯泼溅渲染与大模型推理，三者的共同特征是算术强度偏低、数据复用窗口有限：每完成一次有效计算，需要搬运的数据量显著高于传统高复用负载。用 Roofline 视角表述，当负载的算术强度低于平台"拐点"（拐点 ≈ 峰值算力 / 峰值带宽）时，系统性能由带宽而非算力决定，加核不再带来线性收益。

这条判据把三维堆叠与算力底座选型直接连起来：高带宽存储（TSV 多层堆叠）解决容量与带宽，三维缓存（混合键合）解决访问延迟与命中率。二者都不是"更快的计算"，而是"更便宜的数据移动"，恰恰对应带宽受限负载的第一瓶颈。相对地，在带宽已充分满足的场景里继续堆叠，只会抬高成本与热预算，收益趋零。

三维堆叠真正可跨领域复用的，不是工艺名词，而是它在约束下的取舍结构：先分层、再定接口、预算先行、良率冗余。任何由多源模块拼装而成的复杂系统——包括多源资产构成的三维场景、异构模型组成的推理链路——都能套用这四条原则来判断"该不该合、在哪里合"。